精品国产亚洲一区二区三区|亚洲国产精彩中文乱码AV|久久久久亚洲AV综合波多野结衣|漂亮少妇各种调教玩弄在线

<blockquote id="ixlwe"><option id="ixlwe"></option></blockquote>
  • <span id="ixlwe"></span>

  • <abbr id="ixlwe"></abbr>

    中國Chiplet的機(jī)遇與挑戰(zhàn)

    摩爾定律失效,芯片性能提升遇瓶頸

    在探討Chiplet(小芯片)之前,摩爾定律是繞不開的話題。戈登·摩爾先生在1965 年提出了摩爾定律:每年單位面積內(nèi)的晶體管數(shù)量會增加一倍,性能也會提升一倍。這意味著,在相同價格的基礎(chǔ)上,能獲得的晶體管數(shù)量翻倍。不過,摩爾先生在十年后的1975年,把定律的周期修正為24個月。至此,摩爾定律已經(jīng)影響半導(dǎo)體行業(yè)有半個世紀(jì)。

    隨著集成電路技術(shù)的不斷演進(jìn),半導(dǎo)體行業(yè)發(fā)現(xiàn)摩爾定律在逐漸失效。上圖右上部分是英特爾x86 CPU 1970-2025年的演化歷史,可看出每顆芯片的晶體管數(shù)量持續(xù)增加(右上深藍(lán)色線條),但時鐘速度(右上天藍(lán)色線條)和熱設(shè)計功耗(右上灰色線條)自2005年之后就變化不大。于此同時,受先進(jìn)工藝高成本支出的影響,晶體管成本降幅在2012年后趨緩,甚至越往后還有成本增加的趨勢。

    從上圖右下的統(tǒng)計數(shù)據(jù)可看出,芯片制程在持續(xù)微縮和演進(jìn),晶體管數(shù)也在相應(yīng)的增長。在2019年以前,單芯片晶體管數(shù)量和工藝幾何尺寸演進(jìn),一直與摩爾定律高度相關(guān)。因為單位面積內(nèi)的晶體管數(shù)量,每一周期就會增加一倍,所以在理想情況下,Die的尺寸可保持不變。但是據(jù)右下綠色標(biāo)識的區(qū)域顯示,可以看到單芯片Die尺寸在日趨增大,這也從另一個角度說明,單芯片晶體管數(shù)量的增加,也有Die增大的原因所致。由于Die尺寸的增長,受光罩尺寸、工藝良率等因素制約,這代表通過加大Die Size來提升單芯片算力已經(jīng)越來越困難。

    總而言之,隨著集成電路技術(shù)的發(fā)展和演進(jìn),每24個月已經(jīng)很難讓單位面積內(nèi)的晶體管數(shù)量翻倍。這意味著,現(xiàn)在芯片性能的提升遭遇了瓶頸,性能無法單純由工藝技術(shù)驅(qū)動,也需要由架構(gòu)創(chuàng)新來驅(qū)動。因此,業(yè)界必須找到新的解決方案。

    Chiplet幫助芯片生產(chǎn)降本增效

    在摩爾定律逐漸失效的情況下,Chiplet技術(shù)在半導(dǎo)體行業(yè)應(yīng)運而生。整體來看,Chiplet具備高集成度、高良率、低成本三大特點,它被視為延續(xù)摩爾定律的關(guān)鍵技術(shù)。

    曾克強介紹說,Chiplet通過多個芯片的片間集成,可以突破傳統(tǒng)單芯片的上限,進(jìn)一步提高芯片的集成度。比如,左上圖的單片集成的SoC是通過統(tǒng)一工藝制程,導(dǎo)致芯片上各個部分都要同步進(jìn)行迭代,其開發(fā)時間長達(dá)三至四年,缺陷數(shù)量可達(dá)數(shù)百個。左上圖的單獨IP集成Chiplet通過將不同的功能切開,再對部分單元的工藝做選擇性迭代,迭代裸片后可制造出下一代產(chǎn)品,這樣就能加速產(chǎn)品的上市周期。Chiplet芯片集成應(yīng)用較為廣泛和成熟的裸片,就有效降低了Chiplet芯片研制風(fēng)險,也減少了重新流片和封裝的次數(shù),進(jìn)而能為芯片企業(yè)節(jié)省研發(fā)投入。

    Chiplet可以提升復(fù)雜SoC芯片的良率,該方案將復(fù)雜SoC芯片分成更小的芯片。單芯片的面積越大其良率越低,它對應(yīng)的芯片制造成本也就越高,芯片設(shè)計成本也會隨著制程的演進(jìn)而成本增長,切割小芯片可有效降低芯片設(shè)計成本。此外,在SoC設(shè)計中,模擬電路、大功率IO對制程并不敏感,不需要太高端的芯片制程,可將SoC中的功能模塊,劃分成單獨的Chiplet,針對功能來選擇合適的制程,從而讓芯片實現(xiàn)最小化,提高芯片的良率、降低芯片成本。

    Chiplet有兩個常見的應(yīng)用案例:同構(gòu)(聚合系統(tǒng))和異構(gòu)(分割系統(tǒng))。同構(gòu)是通過高速接口和先進(jìn)的封裝技術(shù),適用于CPU、TPU、AI SoC等,這種方式是將多個Die緊密相連,以相同的Die設(shè)計實現(xiàn)計算能力的擴(kuò)展,其接口要求低延遲和低誤碼率;異構(gòu)是將芯片按功能拆分,先進(jìn)制程的Die提供高算力和性能,成熟制程的Die負(fù)責(zé)常規(guī)或者特色的功能,這些不同制程的Die被封裝在一起。

    在使用案例方面,AMD服務(wù)器CPU Epyc系列的第一代和第二代,分別采用了同構(gòu)和異構(gòu)的方法。第一代Epyc采用7nm制程,利用同構(gòu)方法聚合4個相同的Die,該系統(tǒng)可擴(kuò)展,只需多個Die的互聯(lián),即可提高計算能力;第二代 Epyc將芯片功能拆分為CCD運算Die(Compute Core Die)和IO Die,通過異構(gòu)方法它們集成到一起,實現(xiàn)了先進(jìn)工藝與成熟工藝的巧妙融合。

    通過高速接口和先進(jìn)封裝技術(shù),把多顆Die融合在一顆大芯片內(nèi),以此來實現(xiàn)算力的擴(kuò)展,這適用于CPU、FPGA、通信芯片等產(chǎn)品。同時,Chiplet也對接口提出了標(biāo)準(zhǔn)化、兼容性、可移植性的要求,要具備低延時和低誤碼率的優(yōu)勢,廠商選擇接口時還需考慮生態(tài)系統(tǒng)問題。

    曾克強總結(jié)說:“Chiplet可提升大芯片設(shè)計良率,降低芯片研發(fā)的風(fēng)險,縮短芯片的上市時間,還可增加芯片產(chǎn)品組合,延長產(chǎn)品生命周期。因此,它被視為有效延續(xù)摩爾定律的新方式?!?/p>

    Chiplet的發(fā)展趨勢及生態(tài)布局

    Chiplet應(yīng)用在芯片中的時間還不長,但自2020年開始其發(fā)展就非???,年復(fù)合增長率達(dá)到36.4%。預(yù)測到2031年,全球Chiplet行業(yè)市值有望達(dá)到470億美元(上圖左邊)。

    因為Chiplet把芯片切分成不同的小芯片并互聯(lián),所以相關(guān)接口IP市場也有新的需求。上圖右邊是各類傳統(tǒng)接口IP市場的發(fā)展趨勢,藍(lán)色方塊體現(xiàn)了小芯片互聯(lián)接口IP的趨勢。雖然小芯片互聯(lián)接口IP的發(fā)展時間較短,但是其增長速度最為迅猛,預(yù)計從2021年到2026年,年復(fù)合增長率會高達(dá)50%。至2026年,全球產(chǎn)值將達(dá)3.2億美元。

    Chiplet技術(shù)需要切分、堆疊整合,該技術(shù)將推動芯片產(chǎn)業(yè)鏈的變革。曾克強預(yù)測,Chiplet的發(fā)展將分為幾個階段:2023年之前的兩三年是Chiplet生態(tài)早期階段,芯片公司對芯片進(jìn)行分拆,并尋找先進(jìn)封裝組合,各家都按自己的定義協(xié)議來做產(chǎn)品,該階段并未形成統(tǒng)一的標(biāo)準(zhǔn)。

    進(jìn)入到2023年,隨著工藝制程進(jìn)入3納米接近物理極限,摩爾定律失效越來越明顯,而摩爾先生的去世,似乎也在印證舊時代正在落幕。與此同時,屬于Chiplet的新時代正在開啟。設(shè)計廠商對自己設(shè)計的Chiplet進(jìn)行自重用和自迭代,同時工藝逐漸成型,互聯(lián)標(biāo)準(zhǔn)日趨統(tǒng)一。

    預(yù)計到2027年,Chiplet生態(tài)將進(jìn)入成熟期,真正進(jìn)入IP硬化時代。屆時,會誕生一批新公司:Chiplet小芯片設(shè)計公司、集成小芯片的大芯片設(shè)計公司、有源基板供應(yīng)商、支持集成Chiplet的EDA公司。

    主要有四個重要角色參與Chiplet生態(tài)鏈:EDA供應(yīng)商,IP廠商,封裝廠,F(xiàn)ab廠。尤其對于IP供應(yīng)商而言,基于IP復(fù)用的模式,設(shè)計能力較強的IP供應(yīng)商有潛力演變?yōu)镃hiplet供應(yīng)商。而IP供應(yīng)商也需要具備高端芯片的設(shè)計能力,以及多品類的IP布局和平臺化的運作能力,以上都對IP供應(yīng)商提出了更高的要求。又由于Chiplet加入了更多的異構(gòu)芯片和各類總線,相應(yīng)的EDA覆蓋工作就變得更加復(fù)雜,需要更多的創(chuàng)新功能。國內(nèi)EDA企業(yè)需要提升相關(guān)技術(shù),應(yīng)對堆疊設(shè)計帶來的諸多挑戰(zhàn),例如對熱應(yīng)力、布線、散熱、電池干擾等的精確仿真,在封裝方面需要2.5D和3D先進(jìn)封裝技術(shù)支持,同時Fab方面也需要相關(guān)技術(shù)的支持。

    經(jīng)過了幾年的發(fā)展,國際上出現(xiàn)了一些Chiplet標(biāo)準(zhǔn),主流標(biāo)準(zhǔn)包括XSR、BOW、OpenHBI、UCIe(詳見上圖右表)。右表中的綠色代表技術(shù)優(yōu)勢,紅色代表劣勢??梢钥闯鯱CIe標(biāo)準(zhǔn)在多個角度都占據(jù)優(yōu)勢,它定義了邏輯 PHY、訓(xùn)練機(jī)制、初始化序列、邊帶和鏈路控制。此外,它還重用了成熟的PCIe和CXL生態(tài)系統(tǒng),這將加快這一新標(biāo)準(zhǔn)的采納,并得到代工廠、封裝廠、無晶圓廠和系統(tǒng)公司的支持。

    從左側(cè)的圖表中可以看出,UCIe提供了最高帶寬、最佳能效比和最低延遲的最佳組合。具體來看,UCIe定義了完整的協(xié)議層,繼承了CXL和PCIe生態(tài)系統(tǒng)的優(yōu)勢。UCIe 16G將主導(dǎo)標(biāo)準(zhǔn)封裝和先進(jìn)封裝行業(yè),UCIe 32G將在更先進(jìn)封裝工藝和高端應(yīng)用方面將被采納。

    如何解決Chiplet面臨的挑戰(zhàn)

    Chiplet的發(fā)展剛起步不久,還面臨著非常多的挑戰(zhàn),它需要產(chǎn)業(yè)鏈及技術(shù)升級配合。這些挑戰(zhàn)主要分為兩大類:上圖藍(lán)色部分展示的是多個Chiplet堆疊整合的挑戰(zhàn),綠色部分是怎么系統(tǒng)分割設(shè)計方面的挑戰(zhàn)。

    堆疊整合往下還細(xì)分為封裝技術(shù)、電路設(shè)計、協(xié)議標(biāo)準(zhǔn)三方面的挑戰(zhàn)。

    首先,Chiplet技術(shù)把單個大硅片“切”成多個小芯片,再把這些小芯片封裝在一起,單顆硅片上的布線密度和信號傳輸質(zhì)量遠(yuǎn)高于不同小芯片,這就要求必須要發(fā)展出高密度、大帶寬布線的先進(jìn)封裝技術(shù),盡可能提升在多個Chiplet之間布線的數(shù)量并提升信號傳輸質(zhì)量。Intel和臺積電都已經(jīng)有了相關(guān)的技術(shù)儲備,通過中介層(Interposer)將多個Chiplet互連起來,目前這些技術(shù)仍在不斷演進(jìn)中,并在不斷推出更新的技術(shù)。

    其次,用于Chiplet之間的高速通信接口電路設(shè)計。Chiplet之間的通信雖然可以依靠傳統(tǒng)的高速Serdes電路來解決,甚至能完整復(fù)用PCIe這類成熟協(xié)議。但這些協(xié)議主要用于解決芯片間甚至板卡間的通信,在Chiplet之間通信用會造成面積和功耗的浪費。

    再次,通信協(xié)議是決定Chiplet能否“復(fù)用”的前提條件。Intel公司推出了AIB協(xié)議、TSMC和Arm合作推出LIPINCON協(xié)議,但在目前Chiplet仍是頭部半導(dǎo)體公司才會采用的技術(shù),這些廠商缺乏與別的Chiplet互聯(lián)互通的動力。目前,UCIe聯(lián)盟最重視協(xié)議,如果實現(xiàn)了通信協(xié)議的統(tǒng)一,IP公司就有可能實現(xiàn)從“賣IP”到“賣Chiplet”的轉(zhuǎn)型。

    先進(jìn)封裝解決了如何“拼”的問題,更重要的是要解決如何“切”的問題。英偉達(dá)在決策下一代GPU要采用Chiplet技術(shù)時,思考和驗證如何把完整的大芯片設(shè)計劃分成多個Chiplet,這其實是設(shè)計方法學(xué)的初步體現(xiàn)。要讓基于Chiplet的設(shè)計方法從“可用”變?yōu)椤昂糜谩?需要定義完整的設(shè)計流程,以及研制配套的設(shè)計輔助工具。

    在中國發(fā)展Chiplet面臨哪些挑戰(zhàn)?從技術(shù)上面看來,中國現(xiàn)在產(chǎn)業(yè)鏈發(fā)展最大的挑戰(zhàn)是技術(shù)封鎖,由封鎖所帶來的自主需求也是一大機(jī)遇。在單位硅片面積上增加晶體管數(shù)量有困難,轉(zhuǎn)而追求在單個封裝內(nèi)部持續(xù)提升晶體管數(shù),這也是目前發(fā)展Chiplet技術(shù)對國內(nèi)芯片產(chǎn)業(yè)的最大意義。

    但是現(xiàn)在我們?nèi)匀狈Ρ匾夹g(shù)、經(jīng)驗、標(biāo)準(zhǔn)協(xié)議、人才、知識產(chǎn)權(quán)和專利積累,而且中國芯片公司的規(guī)模都不大,無法單靠某一家或某幾家公司來打造Chiplet生態(tài)。這需要不同的公司分工合作,共同打造Chiplet產(chǎn)業(yè)鏈。

    中國要發(fā)展自己的Chiplet生態(tài)鏈就需要有自己的標(biāo)準(zhǔn)。國內(nèi)的CCITA聯(lián)合集成電路企業(yè)和專家,共同主導(dǎo)定義了小芯片接口總線技術(shù)要求,這是中國首個原生Chiplet標(biāo)準(zhǔn),在去年12月15日通過了工信部電子工業(yè)標(biāo)準(zhǔn)化技術(shù)協(xié)會的審定并發(fā)布。

    該標(biāo)準(zhǔn)與UCIe主要有兩大區(qū)別:UCIe只定義了并口,CCITA的Chiplet標(biāo)準(zhǔn)既定義了并口,也定義了串口,兩者的協(xié)議層自定義數(shù)據(jù)包格式也不同,但CCITA的標(biāo)準(zhǔn)與UCIe兼容,可直接使用已有生態(tài)環(huán)境。在封裝層面,UCIe支持英特爾先進(jìn)封裝、AMD封裝,CCITA定義的Chiplet標(biāo)準(zhǔn)主要采用國內(nèi)可實現(xiàn)的封裝技術(shù)。

    芯耀輝的接口IP方案

    據(jù)曾克強介紹說,芯耀輝參與協(xié)議組織推動Chiplet發(fā)展,作為重點貢獻(xiàn)企業(yè)參與了標(biāo)準(zhǔn)協(xié)議制定與推廣,以此確保其產(chǎn)品和研發(fā)能力始終走在產(chǎn)業(yè)發(fā)展最前沿,依靠對標(biāo)準(zhǔn)協(xié)議深度理解,能給產(chǎn)業(yè)帶來更多優(yōu)秀的IP產(chǎn)品。

    比如,芯耀輝D2D IP把互連擴(kuò)展到短距離PCB,以滿足中國本地市場需求。D2D IP解決方案涵蓋綠色箭頭所示的全部封裝類型,與目前國內(nèi)生產(chǎn)加工能力高度適配,目前112G PAM4測試芯片已經(jīng)成功實測。

    曾克強表示,Chiplet不只是簡單的IP技術(shù),也包括整個系統(tǒng)的設(shè)計和生產(chǎn)測試,比如子系統(tǒng)的設(shè)計、封裝設(shè)計、PCB設(shè)計、ATE測試等等。芯耀輝從一開始做IP設(shè)計時,就把SoC集成、系統(tǒng)應(yīng)用需求及下游封裝測試等對Chiplet的要求轉(zhuǎn)化為對IP設(shè)計規(guī)格的要求,一開始就考慮到后端要實現(xiàn)Chiplet所需要的特性,從IP源頭來解決這些挑戰(zhàn)。比如說從控制器、PHY、子系統(tǒng)方面來實現(xiàn)高性能、低功耗、低延遲,一般供應(yīng)商會追求最佳的PPA,但客戶產(chǎn)品應(yīng)用不一樣對PPA的需求也不一樣,所以我們提供可靈活配置的PHY,更適配客戶的特定應(yīng)用,幫助不同的客戶都能得到適合自己的最佳PPA。并且對關(guān)鍵的與頻率相關(guān)的部分,我們提供的都是硬核,保證客戶的時序收斂。另外,我們在PHY中還嵌入了許多在Silicon之后的測試功能,特別是大家都關(guān)注的KGD(Know Good Die)測試,因為在一個封裝里面多個Die互聯(lián)以后,沒法像常規(guī)芯片一樣放探針來確定里面的Die是否正常工作或者Die與Die之間的互聯(lián)是否出現(xiàn)短路,所以我們的PHY提供了豐富的D2D KGD測試功能。還有控制器和子系統(tǒng)也是如此,我們都是在IP設(shè)計的源頭就來解決這些挑戰(zhàn),而不是將挑戰(zhàn)推向系統(tǒng)設(shè)計和生產(chǎn)測試以適應(yīng)IP。這樣就提供了完整的解決方案,加快客戶芯片上市時間和一次流片成功率。

    目前,D2D IP已經(jīng)實現(xiàn)客戶項目的成功量產(chǎn),主要有數(shù)據(jù)中心、5G、網(wǎng)絡(luò)交換機(jī)應(yīng)用,客戶項目導(dǎo)入的實例類似AMD第一代服務(wù)器,采用的是同構(gòu)聚合方式來實現(xiàn)多個Die的互聯(lián)。

    極客網(wǎng)企業(yè)會員

    免責(zé)聲明:本網(wǎng)站內(nèi)容主要來自原創(chuàng)、合作伙伴供稿和第三方自媒體作者投稿,凡在本網(wǎng)站出現(xiàn)的信息,均僅供參考。本網(wǎng)站將盡力確保所提供信息的準(zhǔn)確性及可靠性,但不保證有關(guān)資料的準(zhǔn)確性及可靠性,讀者在使用前請進(jìn)一步核實,并對任何自主決定的行為負(fù)責(zé)。本網(wǎng)站對有關(guān)資料所引致的錯誤、不確或遺漏,概不負(fù)任何法律責(zé)任。任何單位或個人認(rèn)為本網(wǎng)站中的網(wǎng)頁或鏈接內(nèi)容可能涉嫌侵犯其知識產(chǎn)權(quán)或存在不實內(nèi)容時,應(yīng)及時向本網(wǎng)站提出書面權(quán)利通知或不實情況說明,并提供身份證明、權(quán)屬證明及詳細(xì)侵權(quán)或不實情況證明。本網(wǎng)站在收到上述法律文件后,將會依法盡快聯(lián)系相關(guān)文章源頭核實,溝通刪除相關(guān)內(nèi)容或斷開相關(guān)鏈接。

    2023-04-04
    中國Chiplet的機(jī)遇與挑戰(zhàn)
    摩爾定律失效,芯片性能提升遇瓶頸在探討Chiplet(小芯片)之前,摩爾定律是繞不開的話題。戈登·摩爾先生在1965 年提出了摩爾定律:每年單位面積內(nèi)的晶體管數(shù)量會增加一倍,性能也會提升一倍。這意味著,在相同價格的基礎(chǔ)上,能獲得的晶體管數(shù)量翻倍。不過,摩爾先生在十年后的1975年...

    長按掃碼 閱讀全文