在臺(tái)積電的3納米逐漸獲得芯片企業(yè)認(rèn)可的情況下，近日Intel卻再次指出臺(tái)積電的3納米工藝并非真正的3納米，與Intel的7納米工藝差不多，這顯示出Intel在芯片工藝研發(fā)方面日益落后的情況下確實(shí)有點(diǎn)慌了。

Intel指出它的7納米工藝的晶體管密度達(dá)到1.234億晶體管每平方毫米，而臺(tái)積電的3納米工藝卻是1.24億晶體管每平方毫米，兩者的晶體管數(shù)量差不多，但是在命名上卻差距甚遠(yuǎn)。

這已不是Intel第一次指責(zé)臺(tái)積電了，從臺(tái)積電量產(chǎn)10納米工藝以來，Intel就已連連指責(zé)臺(tái)積電的芯片工藝造假，這主要是因?yàn)镮ntel在2014年量產(chǎn)14納米之后，10納米、7納米工藝的量產(chǎn)都一再延遲。

對(duì)臺(tái)積電先進(jìn)工藝的質(zhì)疑除了Intel之外，還有高通等芯片企業(yè)當(dāng)年也曾指出臺(tái)積電的先進(jìn)工藝虛標(biāo)，不過對(duì)于芯片生產(chǎn)企業(yè)臺(tái)積電和高通這些芯片企業(yè)來說，更先進(jìn)的工藝是營銷的有效策略，同時(shí)更先進(jìn)的工藝也確實(shí)提高了芯片的性能、降低了功耗，因此各方逐漸默認(rèn)了這種命名規(guī)則。

眼見著指責(zé)臺(tái)積電的芯片工藝虛標(biāo)，并無法給Intel帶來好處，近幾年來Intel也開始修改芯片工藝的命名方式，將它的7納米工藝命名為Intel4，而7納米工藝改良版則命名為Intel3，不過Intel3工藝的晶體管密度高于臺(tái)積電的3納米工藝。

芯片工藝的命名規(guī)則發(fā)生改變，其實(shí)始自28納米工藝之后，在那之前，柵極間距與工藝命名基本對(duì)應(yīng)，例如90納米的柵極間距低于90納米、65納米的柵極間距低于65納米，但是從28納米之后，芯片工藝就越來越難以縮短?hào)艠O間距了。

當(dāng)年臺(tái)積電研發(fā)的20納米、16納米都不太成功，第一代16納米工藝的性能甚至不如20納米，以至于當(dāng)時(shí)大多數(shù)芯片企業(yè)都舍棄了16納米，第一代16納米僅獲得兩個(gè)客戶，隨后臺(tái)積電為16納米工藝引入了3D結(jié)構(gòu)FinFET，如此16納米FinFET工藝大獲成功，而這也導(dǎo)致了柵極間距縮減速度遠(yuǎn)低于28納米以上。

可以說從16納米FinFET之后，芯片制造工藝的命名方式就發(fā)生了重大轉(zhuǎn)變，此后的芯片工藝命名都是等效工藝，即是芯片性能可以提升兩成到三成以上就將之命名為新一代的工藝，而到了3納米，芯片工藝性能提升速度更慢了，臺(tái)積電宣稱3納米工藝可以提升10%-15%的性能，采用該工藝生產(chǎn)的A17處理器只提升了一成性能。

即是如此，臺(tái)積電的3納米工藝也存在著良率大幅下降的問題，第一代3納米工藝的良率低至55%，如今臺(tái)積電正努力改良3納米工藝，希望將第二代3納米工藝良率提升至九成以上。導(dǎo)致如此結(jié)果就在于隨著柵極間距的縮短，電子擊穿效應(yīng)會(huì)越來越嚴(yán)重，存儲(chǔ)芯片為了確?？煽啃院湍陀眯?，就長期停留在10納米以上。

很明顯Intel也已清晰認(rèn)識(shí)到原來的芯片工藝命名方式已不可延續(xù)，而等效工藝的命名方式讓芯片代工廠和芯片企業(yè)都滿意，可以作為營銷手段，簡單直接，Intel一面跟從臺(tái)積電的等效工藝命名方式，一面又指責(zé)臺(tái)積電玩數(shù)字游戲，這就有點(diǎn)無恥啦，到如今大家的工藝其實(shí)都是假的，有啥好指責(zé)的呢？

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