不久前在舊金山舉辦的ISSCC國(guó)際固態(tài)電路會(huì)議上，東芝公開討論了新一代96層堆疊3D QLC閃存的細(xì)節(jié)，并介紹了未來128層堆疊技術(shù)下3D TLC閃存在改善功耗表現(xiàn)和提升存儲(chǔ)密度與讀寫速度方面的優(yōu)勢(shì)。

東芝的96層堆疊BiCS4閃存擁有TLC和QLC兩種類型，后者的每個(gè)單元可以儲(chǔ)存4比特?cái)?shù)據(jù)，位密度8.5Gb/ mm²，相比TLC類型的512Gb 3D TLC提升40%以上。

東芝還披露，96層3D QLC閃存器件的芯片尺寸為158.4 mm²，利用改進(jìn)后的源極 - 偏置 - 負(fù)檢測(cè)方案，允許深負(fù)閾值電壓，同時(shí)保持低電源電壓。

針對(duì)QLC閃存的寫入性能衰減問題，東芝還優(yōu)化了兩步寫入(Program)方法，使典型Page頁(yè)面編程寫入時(shí)間減少18%，大幅提升了閃存的寫入性能。

除了已經(jīng)實(shí)現(xiàn)量產(chǎn)的96層堆疊BiCS4之外，東芝還討論了未來的128層堆疊3D NAND設(shè)備(BiCS5)。TLC類型的BiCS5閃存能夠?qū)崿F(xiàn)66 mm²芯片尺寸和7.8Gb/ mm²的位密度。BiCS5還將采用包括四平面陣列、多芯片峰值功率管理和4KB頁(yè)面讀取模式在內(nèi)的三種關(guān)鍵技術(shù)，提升閃存性能、精細(xì)化控制功耗。

下圖是已經(jīng)在BiCS3閃存當(dāng)中應(yīng)用的雙平面閃存陣列，128層堆疊的下一代閃存中將使用更多的四平面陣列，從而提高每比特密度的閃存性能。

多平面閃存可通過Multi Plane交錯(cuò)，用分時(shí)傳輸/執(zhí)行的方式執(zhí)行交錯(cuò)讀寫、交錯(cuò)擦除，實(shí)現(xiàn)性能倍增。

東芝在1987年發(fā)明的NAND閃存正成為近年來存儲(chǔ)技術(shù)飛速發(fā)展的驅(qū)動(dòng)力，大容量、高性能的NAND閃存將加速家用電腦固態(tài)存儲(chǔ)的普及。我們也將有機(jī)會(huì)用上更便宜、更好用的固態(tài)硬盤。

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