隨著圖像像素和幀率的不斷提高，傳統(tǒng)的LVCOMS規(guī)格已經(jīng)不能承載圖像需要的帶寬要求。在所有的替代方案中，7:1 LVDS 是一個(gè)相對(duì)性價(jià)比比較高的解決方案。其單個(gè)差分對(duì)可以達(dá)到500Mbps以上的傳輸速率，這是LVCOMS難以企及的。在液晶面板的圖像接口中往往可以看到7:1 LVDS的身影。

圖像的RGB數(shù)據(jù)和控制數(shù)據(jù)經(jīng)過編碼后分散在幾個(gè)通道中傳輸，并有一路7分頻的同步時(shí)鐘伴隨。編碼方式和時(shí)鐘數(shù)據(jù)的相位關(guān)系是確定的，以TI的LM98620舉例如下：

Figure 1 7:1 LVDS 編碼格式

7:1 LVDS的發(fā)送設(shè)計(jì)相對(duì)容易，接收的時(shí)候看設(shè)計(jì)平臺(tái)不同解決方案也略有不同。

Xilinx公司Spartan6系列的IO有數(shù)據(jù)同步功能，所以自帶高速數(shù)據(jù)解串能力，設(shè)計(jì)相對(duì)容易。Lattice公司的XP2系列或者ECP3系列的IO雖然沒有數(shù)據(jù)同步功能，但是利用IO DDR功能，加上芯片內(nèi)置PLL相位調(diào)整相對(duì)靈活，網(wǎng)上也有成熟的參考設(shè)計(jì)。本文主要介紹使用國產(chǎn)安路FPGA實(shí)現(xiàn)低成本7:1 LVDS接收方案，并已經(jīng)調(diào)試成功，穩(wěn)定量產(chǎn)。

安路FPGA EG4系列和市場主流FPGA一樣，基本結(jié)構(gòu)也是基于SRAM的查找表。IO支持DDR和DDRx2的功能，LVDS實(shí)測速率可以達(dá)到500MHz;全系列內(nèi)置4個(gè)PLL，每個(gè)最多支持輸出5路時(shí)鐘輸出。這兩個(gè)基本結(jié)構(gòu)是實(shí)現(xiàn)7:1 LVDS的關(guān)鍵。

按照7:1 LVDS規(guī)范，如果TXCLK是70MHz，那么LVDS的數(shù)據(jù)實(shí)際速率已經(jīng)達(dá)到了490Mbps。但是采用DDRIO以后，可以在EG4的IO接口上，用245MHz的時(shí)鐘解串LVDS數(shù)據(jù)和TXCLK。這個(gè)245MHz的時(shí)鐘就是7:1 LVDS時(shí)鐘經(jīng)過PLL 3.5倍頻后得到的。

Figure 2 EG4 IDDR 實(shí)例化示例

首先要確定7:1 LVDS時(shí)鐘的相位。TXCLK解串下來的數(shù)據(jù)可能是“1100011”，也可能是“0001111”，這個(gè)取決于245MHz時(shí)鐘的相位而定。而且這個(gè)相位要現(xiàn)場調(diào)試一下，不同的硬件可能會(huì)略有差異。因?yàn)槭莾?nèi)部信號(hào)，所以用示波器觀察不是很方便。但是安路FPGA設(shè)計(jì)工具中自帶嵌入式邏輯分析儀“ChipWatcher”，可以很方便的看到TXCLK解串后的數(shù)據(jù)。

根據(jù)7:1 LVDS的編碼方式，一個(gè)TXCLK周期中包含了7個(gè)數(shù)據(jù)bit，而DDRIO每次解串下來是2個(gè)數(shù)據(jù)bit，所以實(shí)際解碼的數(shù)據(jù)會(huì)分配在相鄰的兩個(gè)7:1 LVDS的周期中。比如，實(shí)際解碼的TXCLK可能是“1100011”和“1000111”或者是“0001111”和“0011110”。

一旦獲取穩(wěn)定的TXCLK相位后，就可以根據(jù)上一頁的表格定位出RGB數(shù)據(jù)的位置解出RGB數(shù)據(jù)。需要注意的是7:1 LVDS編碼的RGB數(shù)據(jù)是10bit寬度，如果用戶只需要8bit數(shù)據(jù)的話，要選取其中的高8位。

采用這個(gè)接收方案，已經(jīng)在實(shí)際產(chǎn)品中穩(wěn)定使用了。而且安路公司的FPGA開發(fā)軟件TD安裝簡單，資源占用少，運(yùn)行速度快，對(duì)絕大多數(shù)應(yīng)用設(shè)計(jì)游刃有余。

安路科技根植中國，面向世界，積極參與國際競爭，努力成為中國可編程邏輯器件產(chǎn)業(yè)的主導(dǎo)企業(yè)和世界可編程邏輯器件解決方案的主要供應(yīng)商。

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