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    基于臺(tái)積電3nm(N3E)工藝技術(shù)的Cadence 16G UCIe 2.5D先進(jìn)封裝IP成功流片

    6月9日消息,楷登電子(美國(guó) Cadence 公司)近日宣布基于臺(tái)積電 3nm(N3E)工藝技術(shù)的 Cadence? 16G UCIe? 2.5D 先進(jìn)封裝 IP 成功流片。該 IP 采用臺(tái)積電 3DFabric? CoWoS-S 硅中介層技術(shù)實(shí)現(xiàn),可提供超高的帶寬密度、高效的低功耗性能和卓越的低延遲,非常適合需要極高算力的應(yīng)用。Cadence UCIe IP 為Chiplet裸片到裸片通信提供了開放標(biāo)準(zhǔn),隨著人工智能/機(jī)器學(xué)習(xí)(AI/ML)、移動(dòng)、汽車、存儲(chǔ)和網(wǎng)絡(luò)應(yīng)用推動(dòng)從單片集成向系統(tǒng)級(jí)封裝(SiP)Chiplet 的轉(zhuǎn)變,Chiplet 裸片到裸片通信變得越來(lái)越重要。

    Cadence 目前正與許多客戶合作,來(lái)自 N3E 測(cè)試芯片流片的 UCIe 先進(jìn)封裝 IP 已開始發(fā)貨并可供使用。這個(gè)預(yù)先驗(yàn)證的解決方案可以實(shí)現(xiàn)快速集成,為客戶節(jié)省時(shí)間和精力。

    Cadence UCIe PHY 和控制器的異構(gòu)集成簡(jiǎn)化了 Chiplet 解決方案,具有裸片可重復(fù)使用性。完整的解決方案包括以下方面,可帶 Cadence 驗(yàn)證 IP(VIP)和 TLM 模型交付:

    UCIe 先進(jìn)封裝 PHY

    UCIe 先進(jìn)封裝 PHY 專為支持 5Tbps/mm 以上 Die 邊緣帶寬密度而設(shè)計(jì),能在顯著提高能效的同時(shí)實(shí)現(xiàn)更高的吞吐量性能,可靈活集成到多種類型的 2.5D 先進(jìn)封裝中,例如硅中介層、硅橋、RDL 和扇出型封裝。

    UCIe 標(biāo)準(zhǔn)封裝 PHY

    助力客戶降低成本,同時(shí)保持高帶寬和高能效。Cadence 的電路設(shè)計(jì)使客戶可以在該標(biāo)準(zhǔn)的 Bump pitch范圍下限內(nèi)進(jìn)行設(shè)計(jì),從而最大程度提高每毫米帶寬,同時(shí)還能實(shí)現(xiàn)更長(zhǎng)的覆蓋范圍。

    UCIe 控制器

    UCIe 控制器是一種軟 IP 核,可以在多個(gè)技術(shù)節(jié)點(diǎn)進(jìn)行綜合,針對(duì)不同的目標(biāo)應(yīng)用提供多種選項(xiàng),支持流、PCI Express? (PCIe?) 和 CXL 協(xié)議。

    “UCIe 聯(lián)盟支持各公司設(shè)計(jì)用于標(biāo)準(zhǔn)和先進(jìn)封裝的Chiplet。我們非常高興地祝賀 Cadence 實(shí)現(xiàn)先進(jìn)封裝測(cè)試芯片的流片里程碑,該芯片使用基于 UCIe 1.0 規(guī)范的 die-to-die 互連,”UCIe 聯(lián)盟主席 Debendra Das Sharma 博士說(shuō)道,“成員公司在 IP(擴(kuò)展)和 VIP(測(cè)試)方面的進(jìn)展是該生態(tài)系統(tǒng)中的重要組成部分。再加上 UCIe 工作組的成果,業(yè)界將繼續(xù)看到基于開放行業(yè)標(biāo)準(zhǔn)的新 Chiplet 設(shè)計(jì)進(jìn)入市場(chǎng),促進(jìn)互操作性、兼容性和創(chuàng)新?!?/p>

    Cadence 一直是 Chiplet 系統(tǒng)解決方案產(chǎn)品領(lǐng)域的先驅(qū),并將繼續(xù)突破先進(jìn)節(jié)點(diǎn)和封裝架構(gòu)中各種多 Chiplet 應(yīng)用的性能和能效極限,”Cadence 公司全球副總裁兼 IP 事業(yè)部總經(jīng)理 Sanjive Agarwala 說(shuō)道,“我們認(rèn)為,協(xié)調(diào)整個(gè)行業(yè)的互連標(biāo)準(zhǔn)十分重要,而 UCIe IP 可作為橋梁,為大型系統(tǒng)級(jí)芯片提供開放式 Chiplet 解決方案,達(dá)到或超過(guò)制造的最大光罩極限。基于臺(tái)積電 N3E 工藝的 UCIe 先進(jìn)封裝流片是為客戶提供開放式 Chiplet 連接標(biāo)準(zhǔn)的關(guān)鍵里程碑和承諾。”

    Cadence 16G UCIe? 2.5D 先進(jìn)封裝 IP 支持 Cadence 的智能系統(tǒng)設(shè)計(jì)(Intelligent System Design?)戰(zhàn)略,該戰(zhàn)略可實(shí)現(xiàn) SoC 的卓越設(shè)計(jì)。

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    2023-06-09
    基于臺(tái)積電3nm(N3E)工藝技術(shù)的Cadence 16G UCIe 2.5D先進(jìn)封裝IP成功流片
    6月9日消息,楷登電子近日宣布基于臺(tái)積電 3nm(N3E)工藝技術(shù)的 Cadence? 16G UCIe? 2.5D 先進(jìn)封裝 IP 成功流片。

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