5月20日消息，Cadence在 2023年 TSMC北美技術(shù)研討會(huì)期間發(fā)布了面向臺(tái)積電 3nm工藝（N3E）的 112G超長(zhǎng)距離（112G-ELR）SerDes IP展示，這是 Cadence 112G-ELR SerDes IP系列產(chǎn)品的新成員。在后摩爾時(shí)代的趨勢(shì)下，F(xiàn)inFET晶體管的體積在 TSMC 3nm工藝下進(jìn)一步縮小，進(jìn)一步采用系統(tǒng)級(jí)封裝設(shè)計(jì)（SiP）。通過(guò)結(jié)合工藝技術(shù)的優(yōu)勢(shì)與 Cadence業(yè)界領(lǐng)先的數(shù)字信號(hào)處理（DSP）SerDes架構(gòu)，全新的 112G-ELR SerDes IP可以支持 45dB插入損耗，擁有卓越的功耗、性能、面積（PPA）指標(biāo)，是超大規(guī)模 ASICs，人工智能/機(jī)器學(xué)習(xí)（AI/ML）加速器，交換矩陣片上系統(tǒng)（SoCs）和 5G基礎(chǔ)設(shè)施應(yīng)用的理想選擇。

Cadence 112G-ELR SerDes在 TSMC 3nm工藝環(huán)境下的眼圖（106.25 Gbps PAM4）

ELR SerDes PHY符合 IEEE和 OIF長(zhǎng)距離（LR）標(biāo)準(zhǔn)，在基礎(chǔ)規(guī)格之外提供了額外的性能裕度。上方圖片展示了三個(gè)張大的眼圖，它們?cè)?PAM4模式下具有良好的對(duì)稱(chēng)性，將四個(gè)信號(hào)電平分開(kāi)。3nm演示展示了 E-10級(jí)的卓越誤碼率（BER）性能以及 39dB bump間通道，與 28dB Ball間插損誤碼率小于 1E-4的標(biāo)準(zhǔn)規(guī)格相比提供了充足的性能余量。

TSMC 3nm工藝環(huán)境下的 Cadence 112G-ELR SerDes測(cè)試板

112G-ELR SerDes IP 同時(shí)支持中距離（MR）和超短距離（VSR）應(yīng)用，實(shí)現(xiàn)不同信道更靈活的功耗節(jié)省。NRZ和 PAM4信號(hào)下的數(shù)據(jù)傳輸速率從 1G到 112G，實(shí)現(xiàn)背板，直連線(xiàn)纜（DAC），芯片間以及芯片到模塊的可靠高速數(shù)據(jù)傳輸。

SerDes IP采用領(lǐng)先的基于 DSP的架構(gòu)，通過(guò)最大可能性序列檢測(cè)（MLSD）和反射抵消技術(shù)實(shí)現(xiàn)損耗及反射信道的系統(tǒng)穩(wěn)定。MLSD技術(shù)可以?xún)?yōu)化 BER，提供更強(qiáng)大的突發(fā)性錯(cuò)誤處理能力。通過(guò)專(zhuān)有的實(shí)現(xiàn)技術(shù)，Cadence能確保 MLSD的功耗開(kāi)銷(xiāo)最小。反射消除技術(shù)消除了具有實(shí)際走線(xiàn)和連接器的產(chǎn)品環(huán)境中的雜散、遠(yuǎn)距離反射，從而提供穩(wěn)健的 BER結(jié)果。

生成海報(bào)

免責(zé)聲明：本網(wǎng)站內(nèi)容主要來(lái)自原創(chuàng)、合作伙伴供稿和第三方自媒體作者投稿，凡在本網(wǎng)站出現(xiàn)的信息，均僅供參考。本網(wǎng)站將盡力確保所提供信息的準(zhǔn)確性及可靠性，但不保證有關(guān)資料的準(zhǔn)確性及可靠性，讀者在使用前請(qǐng)進(jìn)一步核實(shí)，并對(duì)任何自主決定的行為負(fù)責(zé)。本網(wǎng)站對(duì)有關(guān)資料所引致的錯(cuò)誤、不確或遺漏，概不負(fù)任何法律責(zé)任。任何單位或個(gè)人認(rèn)為本網(wǎng)站中的網(wǎng)頁(yè)或鏈接內(nèi)容可能涉嫌侵犯其知識(shí)產(chǎn)權(quán)或存在不實(shí)內(nèi)容時(shí)，應(yīng)及時(shí)向本網(wǎng)站提出書(shū)面權(quán)利通知或不實(shí)情況說(shuō)明，并提供身份證明、權(quán)屬證明及詳細(xì)侵權(quán)或不實(shí)情況證明。本網(wǎng)站在收到上述法律文件后，將會(huì)依法盡快聯(lián)系相關(guān)文章源頭核實(shí)，溝通刪除相關(guān)內(nèi)容或斷開(kāi)相關(guān)鏈接。